“高速電路”已經(jīng)成為當(dāng)今電子工程師們經(jīng)常提及的一個(gè)名詞,但業(yè)界對(duì)高速電路并沒有一個(gè)統(tǒng)一的定義,通常對(duì)高速電路的界定有以下多種看法:有人認(rèn)為,如果數(shù)字邏輯電路的頻率達(dá)到或者超過45MHZ~50MHZ,而且工作在這個(gè)頻率之上的電路已經(jīng)占到了整個(gè)電子系統(tǒng)一定的份量(比如說1/3),就稱為高速電路;也有人認(rèn)為高速電路和頻率并沒有什么大的聯(lián)系,是否高速電路只取決于它們的上升時(shí)間;還有人認(rèn)為高速電路就是我們?cè)缧┠隂]有接觸過,或者說能產(chǎn)生并且考慮到趨膚效應(yīng)的電路;更多的人則對(duì)高速進(jìn)行了量化的定義,即當(dāng)電路中的數(shù)字信號(hào)在傳輸線上的延遲大于1/2上升時(shí)間時(shí),就叫做高速電路。后的定義為大部分設(shè)計(jì)者所接受。
1、前言
本文討論的高速電路主要指的是高速數(shù)字電路,也包括一些模擬無源器件,但不適合模擬有源器件。它有2方面的含義:
設(shè)計(jì)電路的頻率高一般認(rèn)為如果數(shù)字邏輯電路的頻率達(dá)到或者超過50 MHz,而且工作在這個(gè)頻率之上的電路占到整個(gè)系統(tǒng)的1/3之上,則稱為高速電路。如果系統(tǒng)中僅僅有系統(tǒng)時(shí)鐘等極少數(shù)信號(hào)工作在這樣高的頻率,那么它仍然不屬于高速電路的領(lǐng)域。
設(shè)計(jì)電路中的數(shù)字信號(hào)跳變很快通常約定是當(dāng)數(shù)字信號(hào)上升或下降時(shí)間小于信號(hào)周期的5%時(shí)才稱之為高速電路。
圖1是某高速電路一根信號(hào)線的波形圖,它表示了電路中這根信號(hào)線中流過電流的實(shí)際情況。圖中的多個(gè)信號(hào)波形是由于該信號(hào)線接到了許多不同元件的引腳上,因而會(huì)出現(xiàn)多個(gè)信號(hào)的疊加。
從圖中不難看出信號(hào)的底部和頂部都有不同程度的益處、不規(guī)則震蕩、預(yù)期范圍內(nèi)的延時(shí)等,這些現(xiàn)象在低速電路
設(shè)計(jì)中一般都不會(huì)出現(xiàn),隨著系統(tǒng)電路速度的提高 ,上述問題也就隨之而來。因此
設(shè)計(jì)高速電路就不能像
設(shè)計(jì)低速電路那樣簡(jiǎn)單,必須增加一些新的認(rèn)識(shí)、加入一些新的思維才能避免和減少以上情況的發(fā)生。本人在實(shí)際應(yīng)用和參考其他文獻(xiàn)的基礎(chǔ)上,對(duì)高速電路
設(shè)計(jì)有以下幾點(diǎn)考慮。
2、時(shí)序配合考慮
如今的電子產(chǎn)品大多運(yùn)行在100 MHz甚至更高的頻率,諸如RAM,CPU,F(xiàn)PGA,ASIC以及隨機(jī)邏輯等,所有這些都是對(duì)時(shí)序要求很強(qiáng)的器件,如果它們之間時(shí)序的配合不符合指定要求,那么就很容易導(dǎo)致系統(tǒng)工作紊亂,因此對(duì)高速電路
設(shè)計(jì)應(yīng)該考慮的一個(gè)問題就應(yīng)是時(shí)序配合問題。
時(shí)序配合主要體現(xiàn)在:信號(hào)的建立時(shí)間和保持時(shí)間違反標(biāo)準(zhǔn)、小脈寬不符合要求以及系統(tǒng)中有多相時(shí)鐘時(shí)所造成的相位重疊等。在高速電路
設(shè)計(jì)中,信號(hào)的周期一般只有ns級(jí)的寬度,此時(shí)要保證時(shí)鐘信號(hào)與數(shù)據(jù)信號(hào)之間做到準(zhǔn)確的配合已非易事,再加之器件本身或多或少的會(huì)存在各種參數(shù)的漂移、分散等等,就更難以實(shí)現(xiàn)不同時(shí)序信號(hào)之間的相互配合。針對(duì)以上所言,對(duì)高速電路的
設(shè)計(jì)首先應(yīng)考慮
設(shè)計(jì)前的功能仿真驗(yàn)證,從理論上認(rèn)真分析各個(gè)信號(hào)所到之處能否滿足預(yù)期指標(biāo)。其次是核對(duì)時(shí)序電路中各器件是否滿足自身的時(shí)序要求,對(duì)所有涉及到的器件都應(yīng)使用高頻測(cè)試儀器認(rèn)真核對(duì)、校驗(yàn)器件自身的各個(gè)參數(shù)。
3、信號(hào)完整性考慮
任何電路
設(shè)計(jì)之前都應(yīng)考慮到電路
設(shè)計(jì)完成之后系統(tǒng)中各信號(hào)的完整性,即SI(Signal Integrity),也稱為信號(hào)質(zhì)量。在高速電路
設(shè)計(jì)中這一點(diǎn)更加重要,如果事先沒有加以充分考慮,就很容易造成系統(tǒng)中各信號(hào)質(zhì)量嚴(yán)重受損,或者說信號(hào)的完整性很容易就會(huì)遭到破壞。下列幾種情況即是在對(duì)高速電路
設(shè)計(jì)中影響信號(hào)完整性的幾種表現(xiàn)。
3.1信號(hào)之間的串繞
串繞的表現(xiàn)形式可由圖2來說明,當(dāng)一根信號(hào)線上有交變的電流通過時(shí),周圍就會(huì)產(chǎn)生交變的磁場(chǎng),而處于交變磁場(chǎng)中的導(dǎo)線則會(huì)感應(yīng)出一定的電壓信號(hào),這樣與之相鄰的信號(hào)線上就會(huì)感應(yīng)出相關(guān)的電壓信號(hào),造成2根信號(hào)線相互影響,從而導(dǎo)致導(dǎo)線中信號(hào)的質(zhì)量下降。信號(hào)線之間串繞的大小主要取決于磁場(chǎng)變化的速率(一般由驅(qū)動(dòng)信號(hào)上升和下降沿的變化律來決定)、周圍介質(zhì)的介電特性及布線之間的距離等。
來源:
高速電路昆山PCB設(shè)計(jì)技巧